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Cadence Design Systems, a annoncé aujourd’hui l’existence d’un contrat pluriannuel avec TSMC, portant sur le développement de l’infrastructure de conception destinée à la technologie FinFET 16 nanomètres (nm) et ciblant les conceptions avancées pour des applications mobile, réseau, serveur et de circuits logiques programmables (FPGA). L’étroite collaboration, commençant plus tôt que d’habitude dans le processus de conception, permettra de relever efficacement les défis spécifiques à l’utilisation de la technologieFinFET - de l’analyse du circuit jusqu’à la phase de validation - et d’offrir l’infrastructure nécessaire à la production de puces à hautes performances et de puissance ultra-faible.

Les FinFEToffrent des avantages en matière de puissance, de performance et de superficie (PPA) qui sont nécessaires au développent de systèmes sur puce fortement novateursen technologies16 nm ou inférieures. À l’inverse d’un transistor à effet de champ (FET),plan,le FinFET fait appel à une structure semblable à une ailette verticale qui dépasse du substrat avec la porte qui s’enroule autour des côtés et du sommet de l’ailette, produisant ainsi des transistors à faibles courants de fuite et de performance de commutation rapide.

Cette collaboration étendue Cadence-TSMC produira l’infrastructure de développement dont les concepteurs de puces électroniques ont besoin avec des caractéristiques électriques précises et des modèles de parasites requis par les conceptions avancées à base de FinFET destinées aux applications mobiles et d’entreprise.

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